Synchronisationsschaltung mit verringerter Latenz und gesteigertem Durchsatz

Das Verfahren umfasst das Abtasten eines Eingangssignals synchron zu einem ersten Taktsignal und Speichern des abgetasteten Wertes in einem ersten Eingangs-Flipflop sowie das Abtasten des Eingangssignals synchron zu
einem zweiten Taktsignal und Speichern des abgetasteten Wertes in einem zweiten Eingangs-Flipflop, wobei das zweite Taktsignal in Bezug auf das erste Taktsignal um eine Verzögerungszeit verzögert ist. Das Verfahren umfasst weiter das Weiterreichen des in dem ersten Eingangs-Flipflop gespeicherten Wertes an ein erstes Ausgangs-Flipflop und Weiterreichen des in dem zweiten Eingangs-Flipflop gespeicherten Wertes an ein zweites Ausgangs-Flipflop und das Verknüpfen der in dem ersten Ausgangs-Flipflop und dem
zweiten Ausgangs-Flipflop gespeicherten Werte mit einem gespeicherten alten Wert eines synchronisierten Ausgangssignals mittels einer kombinatorischen Logikschaltung, wobei das Ergebnis der Verknüpfung den neuen Wert des synchronisierten Ausgangssignals repräsentiert.